Verilog §13
00:00 - Вводное слово;
01:30 - Запуск ModelSim-а;
04:00 - Текстовый редактор NotePad;
09:17 - Отключение SystemVerilog-а;
11:05 - Сохранение старого проекта и создание нового;
13:27 - Соглашение о терминах;
14:35 - Подготовка скрипта запуска;
18:54 - Создание TestBench-а;
23:43 - Initial-блок;
27:55 - #-задержки и директива `timescale;
34:18 - Формирование сигнала асинхронного сброса;
34:52 - Подготовка скрипта отображения временных диаграмм;
36:27 - Запуск симуляции;
40:45 - Создание тактового генератора;
48:44 - Формирование управляющих сигналов;
51:09 - Синхронизация с тактовым сигналом;
1:01:09 - Предостережение о изменении переменной в двух поведенческих блоках;
1:04:38 - Добавление задержек срабатывания триггеров;
1:11:30 - Работа с окнами в ModelSim-е;
1:14:47 - Вопрос к зрителям;

Другие видео на тему:
Verilog HDL - язык проектирования схем:
https://www.youtube.com/playlist?list=PL4UMfOeGYsvblwrP3VYKHq11xgkxVqoUj
Подключаем к ПЛИС(FPGA):
https://www.youtube.com/playlist?list=PL4UMfOeGYsvbPDapirH9GOJ93CBSOe49Y
Quartus Prime:
https://www.youtube.com/playlist?list=PL4UMfOeGYsvZTAJkgY3XfsrFyK1laAchO
Цифровая схемотехника:
https://www.youtube.com/playlist?list=PL4UMfOeGYsvZs-gvs0dC8oO3HXrmGC1bm